本发明公开了一种集成于电子镇流器半桥驱动芯片中的自适应死区时间控制电路,主要解决传统电子镇流器因死区时间固定而导致的开关损耗过大或死区效应严重的问题。本发明的自适应死区时间控制电路包括:下降沿检测电路、调节电路以及死区生成电路,其中下降沿检测电路将检测到的芯片外部半桥的输出电压转换为上、下门限电压信号传输到调节电路;调节电路判断当前死区时间是否在上、下门限之间,并根据判断结果产生控制电压信号传输到死区生成电路;死区生成电路根据控制电压信号生成死区时间,并将死区时间反馈给调节电路,该死区时间最终将稳定在上、下门限值之间。本发明减小了电子镇流器的开关损耗和死区效应,提高了电子镇流器的效率。
1.一种电子镇流器半桥驱动芯片中的自适应死区时间控制电路,其特征在于:包括死区生成电路(1)、调节电路(2)和下降沿检测电路(3),调节电路(2)连接在死区生成电路(1)和下降沿检测电路(3)之间,用于产生控制电压信号;下降沿检测电路(3)用于将检测到的芯片外部半桥的输出电压的下降沿转换为下门限电压信号V1和上门限电压信号V2,并将该下上门限电压信号V1、V2传输到调节电路;调节电路(2)将产生的控制电压信号V_CT传输到死区生成电路;死区生成电路(1)用于产生低侧驱动信号VL和高侧驱动信号VH至芯片外部半桥,并输出电压信号DT再反馈给调节电路(2),以调节控制电压信号V_CT的大小;所述的死区生成电路(1),包括:第一可控延迟电路、第二可控延迟电路、第四反相器INV4以及或逻辑门OR1,第一可控延迟电路的第一输入端IN1接时钟信号OSC的反相信号,第二输入端IN2接调节电路产生的控制电压信号V_CT,输出低侧驱动信号VL至芯片外部半桥;第二可控延迟电路的第一输入端IN1接时钟信号OSC,第二输入端IN2接控制电压信号VCT,输出高侧驱动信号VH至芯片外部半桥;低侧驱动信号VL和高侧驱动信号VH相或后输出电压信号DT,其负脉宽表示死区时间的大小;上述第一可控延时电路和第二可控延迟电路电路结构相同,其包括:第一NMOS管M1、第一基准电流源I1、电容C1和第一比较器COMP1,第一基准电流源I1正极接电源VDD,其负极与电容C1的一端、第一NMOS管M1的漏极和第一比较器COMP1的同相端并联;第一NMOS管M1的源级与电容C1的另一端并联接地,其栅极作为该可控延迟电路的第一输入端IN1;第一比较器COMP1的反相端作为该可控延迟电路的第二输入端IN2,其输出作为该可控延迟电路的输出端OUT;所述的下降沿检测电路(3),包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第一PMOS管M4、第一延迟网络、第二比较器COMP2及电阻R1、R2;电阻R1和R2构成电阻分压网络,其输入端接芯片外部半桥的输出电压,其输出端接第二比较器COMP2的同相端;第一PMOS管M4的栅极接时钟信号OSC的反相信号,其源级接电源VDD,其漏极接第二比较器COMP2的输出端和第一反相器INV1的输入端;第一反相器INV1的输出端接第二反相器INV2的输入端;第二反相器INV2的输出端作为下门限电压信号V1,该下门限电压信号V1通过第一延迟网络延时后产生上门限电压信号V2;所述的调节电路(2)包括:状态检测电路(4)和控制电压生成电路(5),状态检测电路(4)的第一输入端T1接时钟信号OSC,第二输入端T2接死区生成电路的输出电压信号DT,第三输入端T3接下门限电压信号V1,第四输入端接T4上门限电压信号V2,该状态检测电路(4)输出第一脉冲信号DM和第二脉冲信号DL到控制电压生成电路;控制电压生成电路(5)的第一输入端P1和第二输入端P2分别接2V基准电压和3.5V基准电压,其第三输入端P3接使能信号EN,输出控制电压信号V_CT;上述状态检测电路(4)包括:第一触发器DFF1、第二触发器DFF2、第三触发器DFF3、第四触发器DFF4及第二延迟网络,所述第一触发器DFF1的输入端D1接电压信号DT,其时钟端CK1接下门限电压信号V1,其输出端Q1输出第一电压脉冲信号DM,其反相输出端XQ1的输出信号经第二延迟网络延时后传输回DFF1的清零端CR1;所述第二触发器DFF2的输入端D2接电源VDD,其时钟端CK2接电压信号DT,其清零端CR2接时钟信号OSC,其输出端Q2悬空,其反相输出端XQ2接第四触发器DFF4的输入端D4及清零端CR4;第三触发器DFF3的输入端D3接电源VDD,其时钟端CK3接上门限电压信号V2,其清零端CR3接时钟信号OSC,其输出端Q3接第四触发器DFF4的输入端CK4,其反相输出端XQ3悬空;第四触发器DFF4的输出端Q4输出第二电压脉冲信号DL;上述控制电压生成电路(5)包括:第三比较器COMP3、第二基准电流源I₂、第三基准电流源I₃、两个NMOS管(M₂,M₃)、三个传输门(TG1,TG2,TG3)、两个缓冲器(BUF1,BUF2)及电容C_CT;第二基准电流源I₂与第二NMOS管M₂串联接电容C_CT的一端,当第二电压脉冲信号DL出现正脉冲时,第二NMOS管M₂导通,使第二基准电流源I₂对电容C_CT进行恒流放电;第三基准电流源I₃与第三NMOS管M₃串联接电容C_CT的一端,当第一电压脉冲信号DM出现正脉冲时,第三NMOS管M₃导通,使第三基准电流源I₃对电容C_CT进行恒流充电;第一传输门TG1在使能电压信号EN为低电平时导通,使2V基准电压通过第二缓冲器BUF2对电容C_CT进行恒压充电;第二传输门TG2在箝位电压信号MAX为低电平时导通,将电容C_CT上所存储的电压通过第一缓冲器BUF1输出为控制电压信号V_CT;当控制电压信号V_CT大于3.5V基准电压时,第三比较器COMP3输出的箝位电压信号MAX翻转为高电平;第三传输门TG3在箝位电压信号MAX为高电平时导通,将3.5V基准电压通过第一缓冲器BUF1输出为控制电压V_CT。技术领域
本发明属于电子电路技术领域,涉及模拟集成电路,特别是一种自适应死区时间控制电路,可用于荧光灯电子镇流器中。
背景技术
目前电子镇流器中应用最为广泛的输出结构是半桥逆变器连接串联谐振并联负载SRPL谐振网络,为了避免因半桥逆变器电路工作于非零电压开关状态,而导致增加开关损耗甚至损坏功率开关管的情况,几乎所有电子镇流器控制芯片都会设置死区时间。在死区时间内,半桥逆变器高侧开关管及低侧开关管均截止,使得高侧或低侧开关管导通时,其两端电压为零。传统电子镇流器采用固定的死区时间来使电子镇流器达到零电压开关ZVS状态,但由于这种零电压开关ZVS条件的不确定,固定死区时间的设置存在以下问题:若死区时间过小,则电子镇流器在运行时容易进入非零电压开关状态,在该状态下会出现开关损耗增大甚至损坏功率开关管的情况;若死区时间过大,则会使电子镇流器的死区效应更加严重,导致电子镇流器输出信号的低次谐波含量增加,降低了电子镇流器的效率。
发明内容
本发明的目的在于避免上述现有技术的不足,提供了一种集成于电子镇流器半桥驱动芯片中的自适应死区时间控制电路,该电路通过一个控制环路自动调节死区时间,使死区时间稳定在设定的上下门限值之间,以避免非零电压开关造成的开关损耗,减小死区效应,降低电子镇流器输出信号的低次谐波含量,提高电子镇流器的效率。为实现上述目的,本发明包括死区生成电路、下降沿检测电路以及调节电路。包括死区生成电路、调节电路和下降沿检测电路,调节电路连接在死区生成电路和下降沿检测电路之间,用于产生控制电压信号;下降沿检测电路用于将检测到的芯片外部半桥的输出电压的下降沿转换为下门限电压信号V1和上门限电压信号V2,并将该下上门限电压信号V1、V2传输到调节电路;调节电路将产生的控制电压信号V_CT传输到死区生成电路;死区生成电路用于产生低侧驱动信号VL和高侧驱动信号VH至芯片外部半桥,并输出电压信号DT再反馈给调节电路,以调节电控制压信号V_CT的大小。所述的死区生成电路,包括:第一可控延迟电路、第二可控延迟电路、第四反相器INV4以及或逻辑门OR1,第一可控延迟电路的第一输入端IN1接时钟信号OSC的反相信号,第二输入端IN2接调节电路产生的控制电压信号V_CT,输出低侧驱动信号VL至芯片外部半桥;第二可控延迟电路的第一输入端IN1接时钟信号OSC,第二输入端IN2接控制电压信号V_CT,输出高侧驱动信号VH至芯片外部半桥;低侧驱动信号VL和高侧驱动信号VH相或后输出电压信号DT,其负脉宽表示死区时间的大小。该可控延迟电路,包括:第一NMOS管M₁、第一基准电流源I₁、电容C₁和第一比较器COMP1,第一基准电流源I₁正极接电源VDD,其负极与电容C₁的一端、第一NMOS管M₁的漏极和第一比较器COMP1的同相端并联;第一NMOS管M₁的源级与电容C₁的另一端并联接地,其栅极作为该可控延迟电路的第一输入端IN1;第一比较器COMP1的反相端作为该可控延迟电路的第二输入端IN2,其输出作为该可控延迟电路的输出端OUT。所述的下降沿检测电路,包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第一PMOS管M₄、第一延迟网络、第二比较器COMP2及电阻R1、R2;电阻R1和R2构成电阻分压网络,其输入端接芯片外部半桥的输出电压,其输出端接第二比较器COMP2的同相端;第一PMOS管M₄的栅极接时钟信号OSC的反相信号,其源级接电源VDD,其漏极接第二比较器COMP2的输出端和第一反相器INV1的输入端;第一反相器INV1的输出端接第二反相器INV2的输入端;第二反相器INV2的输出端作为下门限电压信号V1,该下门限电压信号V1通过第一延迟网络延时后产生上门限电压信号V2。所述的调节电路包括:状态检测电路和控制电压生成电路,状态检测电路的第一输入端T1接时钟信号OSC,第二输入端T2接死区生成电路的输出电压信号DT,第三输入端T3接下门限电压信号V1,第四输入端接T4上门限电压信号V2,该状态检测电路输出第一脉冲信号DM和第二脉冲信号DL到控制电压生成电路;控制电压生成电路的第一输入端P1和第二输入端P2分别接2V基准电压和3.5V基准电压,其第三输入端P3接使能信号EN,输出控制电压信号V_CT。本发明的优点是:1.本发明可通过死区生成电路和调节电路构成的反馈控制环路自动调节死区时间,调节过程不需要人为操作,实现了死区时间的自适应调节。2.本发明由于通过下降沿检测电路自动设定死区时间的上、下门限,这样不仅避免了因死区过小而造成的开关损耗,还减小了因死区过大而造成的死区效应,提高了电子镇流器的效率。3.本发明可使用标准CMOS工艺实现,集成于电子镇流器半桥驱动芯片中,无需增加芯片外围电路器件,也无需增加芯片引脚,降低了系统设计的成本。
附图说明
图1是本发明的电路的框图;图2是本发明的主要电路原理图;图3是本发明死区生成电路中的可控延迟电路原理图;图4是本发明调节电路中的状态检测电路原理图;图5是调节电路中的控制电压生成电路原理图;图6是本发明在死区时间过小时的调节操作仿真波形图;图7是本发明在死区时间过大时的调节操作仿真波形图。
具体实施方式
以下参照附图对本发明作进一步详细描述。参照图1和图2,外围振荡器产生时钟信号传输给本发明的自适应死区时间控制电路;外围基准电压模块产生2V及3.5V的基准电压传输至调节电路2,外围启动电路产生使能信号EN传输到调节电路2;外围半桥的输出电压VS传输给下降沿检测电路3,同时通过外围谐振电路输出至荧光灯。本发明的自适应死区时间控制电路包括死区生成电路1、调节电路2和下降沿检测电路3,其中死区生成电路1包括两个结构相同的可控延迟电路6,调节电路2包括状态检测电路4和控制电压生成电路5。所述第一可控延迟电路的第一输入端IN1接时钟信号OSC的反相信号,第二输入端IN2接调节电路产生的控制电压信号V_CT,输出低侧驱动信号VL至芯片外部半桥,低侧驱动信号VL的上升沿相对于时钟信号OSC的反相信号的上升沿有一定延迟,该延迟时间与控制电压信号V_CT成正比例关系;所述第二可控延迟电路的第一输入端IN1接时钟信号OSC,第二输入端IN2接控制电压信号V_CT,输出高侧驱动信号VH至芯片外部半桥,高侧驱动信号VH的上升沿相对于时钟信号OSC的上升沿有一定延迟,该延迟时间与控制电压信号V_CT成正比例关系;低侧驱动信号VL和高侧驱动信号VH相或后输出电压信号DT,其负脉宽表示死区时间t_d的大小,该死区时间t_d的大小与控制电压信号V_CT成正比例关系。所述下降沿检测电路3用于检测芯片外部半桥的输出电压VS的下降时间,它包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第一PMOS管M₄、第一延迟网络、第二比较器COMP2及电阻R1、R2;电阻R1、R2构成电阻分压网络,将较高的外部半桥输出电压VS转换成较低的电压ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="255"/>接第二比较器COMP2的反相端;第一PMOS管M₄的栅极接时钟信号OSC的反相信号,其源级接电源VDD,其漏极接第二比较器COMP2的输出端,只有在时钟信号OSC为低电平时,第一PMOS管M₄截止,第二比较器COMP2才开始工作;第二比较器COMP2将低的电压ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="258"/>与地电平进行比较,其输出信号经过两级反相器INV1和INV2整形后,作为下门限电压信号V1,该下门限电压信号V1通过第一延迟网络延时后产生上门限电压信号V2;下门限电压信号V1和上门限电压信号V2的上升沿分别表示死区时间t_d可调节范围的下门限值t_f1和上门限值t_f2;第一延迟网络的延迟时间为t_d1,则t_f2=t_f1+t_d1;当电子镇流器发生死区时间过大的情况时,死区时间t_d大于上门限值t_f2;当电子镇流器发生死区时间过小的情况时,死区时间t_d和下门限值t_f1相等。所述状态检测电路4的第一输入端T1接时钟信号OSC,第二输入端T2接死区生成电路的输出电压信号DT,第三输入端T3接下门限电压信号V1,第四输入端接T4上门限电压信号V2,该状态检测电路输出第一脉冲信号DM和第二脉冲信号DL到控制电压生成电路;当出现出现死区时间过小的情况时,第一电压脉冲信号DM出现一个300ns的正脉冲;当出现死区时间过大的情况时,信号DL出现一个脉宽为t_ex的正脉冲,其中t_ex=t_d-t_f2;当死区时间t_d介于下门限时间t_f1和上门限时间t_f2之间时,表示死区时间适中,此时第一电压脉冲信号DM和第二电压脉冲信号DL都将保持低电平。所述控制电压生成电路5的第一输入端P1和第二输入端P2分别接2V基准电压和3.5V基准电压,其第三输入端P3接由外围启动电路输出的使能信号EN,输出控制电压信号V_CT。当第一电压脉冲信号信号DM出现一个300ns的正脉冲时,第三NMOS管M₃导通,第三基准电流源I₃对电容C_CT充电300ns,控制电压信号V_CT上升以使死区生成电路1上调死区时间,死区时间上调量为:ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="423"/>这是一个较大的上调量,即:当死区时间过小时,控制电压生成电路5采取过量调节,使死区时间在一个时钟周期内进入过大的状态;当控制电压V_CT上升到3.5V基准电压时,V_CT被箝位在3.5V,死区时间被箝位在最大值t_m;当第二电压脉冲信号DL出现一个脉宽为t_ex的正脉冲时,控制电压信号V_CT下降以使死区生成电路1下调死区时间,死区时间下调量为:ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="352"/>其中t_ex恰好是电压信号DT的上升沿与上门限电压信号V2的上升沿的间隔时间的大小,即:当死区时间过小时,控制电压生成电路5采取适量调节,使死区时间在一个时钟周期内进入适中的状态;若第一电压脉冲DM和第二电压脉冲信号DL都保持低电平,则控制电压V_CT保持不变,死区时间将保持不变。参照图3,可控延迟电路6包括:第一NMOS管M₁、第一基准电流源I₁、电容C₁和第一比较器COMP1;第一基准电流源I₁正极接电源VDD,其负极与电容C₁的一端、第一NMOS管M₁的漏极和第一比较器COMP1的同相端并联;第一NMOS管M₁的源级与电容C₁的另一端并联接地,其栅极作为该可控延迟电路的第一输入端IN1;第一比较器COMP1的反相端作为该可控延迟电路的第二输入端IN2,其输出作为该可控延迟电路的输出端OUT。当第一输入端IN1为高电平时,第一基准电流源I₁对电容C₁充电,当C₁上的电压达到第二输入端IN2的电平大小时,第一比较器COMP1的输出端OUT的状态才翻转为高电平,当第一输入端IN1的电平翻转为低电平时,第一NMOS管M₁导通,C₁迅速放电,输出端OUT的电平也迅速翻转为低电平。输出端OUT的上升沿相对于第一输入端IN1的上升沿的延迟时间即为死区时间t_d;该死去时间t_d与控制电压V_CT成正比例关系:ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="200"/>参照图4,本发明的状态检测电路4包括:第一触发器DFF1、第二触发器DFF2、第三触发器DFF3、第四触发器DFF4及第二延迟网络,所述第一触发器DFF1的输入端D1接电压信号DT,其时钟端CK1接下门限电压信号V1,其输出端Q1输出第一电压脉冲信号DM,其反相输出端XQ1的输出信号经第二延迟网络延时后传输回DFF1的清零端CR1;其中第二延迟网络的时延为300ns,当电压信号DT的上升沿出现在下门限电压信号V1的上升沿之后时,表示死区时间没有出现过小的情况,第一电压脉冲信号DM保持低电平;当电压信号DT的上升沿出现在下门限电压信号V1的上升沿之前时,表示死区时间过小,第一电压脉冲信号DM将出现一个300ns脉宽的正脉冲;所述第二触发器DFF2的输入端D2接电源VDD,其时钟端CK2接电压信号DT,其清零端CR2接时钟信号OSC,其输出端Q2悬空,其反相输出端XQ2接第四触发器DFF4的输入端D4及清零端CR4;第二触发器DFF2的作用是将电压信号DT的上升沿单独取出并传输至第四触发器DFF4;第三触发器DFF3的输入端D3接电源VDD,其时钟端CK3接上门限电压信号V2,其清零端CR3接时钟信号OSC,其输出端Q3接第四触发器DFF4的输入端CK4,其反相输出端XQ3悬空;第三触发器DFF3的作用是将上门限电压信号V2的上升沿单独取出并传输至第四触发器DFF4;第四触发器DFF4的输出端Q4输出第二电压脉冲信号DL。当电压信号DT的上升沿出现在上门限电压信号V2的上升沿之前时,表示死区时间没有出现过大的情况,第二电压脉冲信号DL保持低电平;当电压信号DT的上升沿出现在上门限电压信号V2的上升沿之后时,表示死区时间过大,第二电压脉冲信号DM将出现一个正脉冲,该正脉冲的脉宽t_ex恰好是电压信号DT的上升沿与上门限电压信号V2的上升沿的间隔时间的大小。参照图5,本发明控制电压生成电路5主要由第三比较器COMP3,第二基准电流源I₂、第三基准电流源I₃,两个NMOS管M₂、M₃,三个传输门TG1、TG2、TG3,两个缓冲器BUF1、BUF2及电容C_CT组成,芯片刚上电时,使能信号EN为低电平,第一传输门TG1导通,使2V基准电压通过第二缓冲器BUF2对电容C_CT进行恒压充电,使得电容C_CT上所存出电压的初始值为2V;芯片上电结束时,使能信号EN翻转为高电平,第一传输门TG1截止,断开2V基准电压对电容C_CT的充电通路;第二基准电流源I₂与第二NMOS管M₂串联接电容C_CT的一端,当出现死区时间过大的情况时,第二电压脉冲信号DL出现脉宽为t_ex正脉冲时,第二NMOS管M₂导通,使第二基准电流源I₂对电容C_CT进行恒流放电,放电时间为t_ex,电容C_CT上所存储的电压下降;第三基准电流源I₃与第三NMOS管M₃串联接电容C_CT的一端,当出现死区时间过小的情况时,第一电压脉冲信号DM出现脉宽为300ns的正脉冲时,第三NMOS管M₃导通,使第三基准电流源I₃对电容C_CT进行恒流充电,充电时间为300ns,电容C_CT上所存储的电压上升;第二传输门TG2在箝位电压信号MAX为低电平时导通,将电容C_CT上所存储的电压通过第一缓冲器BUF1输出为控制电压信号V_CT;当控制电压信号V_CT上升至3.5V基准电压时,第三比较器COMP3输出的箝位电压信号MAX翻转为高电平,第二传输门TG2截止,第三传输门TG3导通,第一缓冲器BUF1输入将从C_CT上所存储的电压切换为3.5V基准电压,此时控制电压信号V_CT被箝位在最大值3.5V,相应地死区时间被箝位在最大值t_m。本发明的效果可通过以下仿真进一步说明:1)仿真条件:本发明应用于一款工作频率为50kHz的电子镇流器半桥驱动芯片中,使用Cadence软件进行仿真,仿真温度为25°C,电源电压为5V,使用标准CMOS工艺。2)仿真内容与结果仿真1,给定芯片外部半桥的输出电压VS,其上升沿和下降沿均设定为2.5us,使电子镇流器的初始状态为死区过小状态,通过本发明的电路产生第一脉冲信号DM和第二脉冲信号DL,通过本发明的电路调节电压信号DT和控制电压信号V_CT,其结果如图6所示,图6(a)为给定的芯片外部半桥的输出电压VS,图6(b)为电压信号DT的仿真结果,图6(c)为控制电压信号V_CT的仿真结果,图6(d)为第一脉冲信号DM的仿真结果,图6(e)为第二脉冲信号DL的仿真结果。从图6可见,电子镇流器的初始死区时间过小,第一个时钟周期采取过量调节,第一脉冲信号DM输出一个正脉冲,控制电压V_CT信号上升,电压信号DT的负脉宽变宽,使电子镇流器进入死区过大的状态,第二个时钟周期采取适量调节,第二脉冲信号DL出现一个正脉冲,控制电压V_CT信号适量下降,电压信号DT的负脉宽变窄,使电子镇流器进入死区适中的状态,整个调节过程用了两个时钟周期。仿真2,给定芯片外部半桥的输出电压VS,其上升沿和下降沿均设定为1.5us,使电子镇流器的初始状态为死区过小状态,通过本发明的电路产生第一脉冲信号DM和第二脉冲信号DL,通过本发明的电路调节电压信号DT和控制电压信号V_CT,其结果如图7所示,图7(a)为给定的芯片外部半桥的输出电压VS,图7(b)为电压信号DT的仿真结果,图7(c)为控制电压信号V_CT的仿真结果,图7(d)为第一脉冲信号DM的仿真结果,图7(e)为第二脉冲信号DL的仿真结果。从图7可见,电子镇流器的初始死区时间过大,第一个时钟周期采取适量调节,第一脉冲信号DM保持低电平,第二脉冲信号DL出现一个正脉冲,控制电压信号V_CT适量下降,电压信号DT的负脉宽变窄,使电子镇流器进入死区适中的状态,整个调节过程用了一个时钟周期。以上仅是本发明的一个最佳实例,不构成对本发明的任何限制,显然在本发明的构思下,可以对其电路进行不同的变更与改进,但这些均在本发明的保护之列。